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「マスタークロックレシピ」と「DAC事情」からジッタに挑んでみる

14/12/20初稿

 ハイレゾについて考えていたら「サンプリング定理」のちゃんとした理解を避けて通れなくなり、さらにその流れでジッタの音質への影響について考えざるを得なくなりました。
 自分の頭の中整理のために記してみましたが、結論があるワケじゃありませんし間違ってるかも知れませんが…(苦笑)

 本稿、「「発振精度(単位は通常[ppm])」と「ジッタ」は原則として別パラメータである」ことを大前提にしています。ていうか、本稿は当該記事の「増補改訂版」みたいになっちゃいました(笑)。


■万能の悪玉? どの信号が対象?

 一昔前は「転送過程でのデータエラー」「リッピングでデータエラー」がデジタルオーディオのおける音質変化理由としてよく取り上げられてました。
 しかし、“実はエラーしてないし”ということがだいぶ浸透したせいか、最近では「ジッタ」が主力になっているように思います。
 しかし、どうにも

 デジタルデータの欠損・改変はない。のに音が変わる。のは何故か?
   ⇒静的なデータは変わらないのだから、動的な何かが変わっているハズ。
     ⇒動的…つまりきっと時間的な乱れがあるに違いない。
       ⇒理屈はヨクワカラナイが、他に可能性がないからこれが原因に違いない。

 という状況のような。ですので、何か変わった時は「ジッタ~が~」となる風潮があるような(自戒も含め(苦笑))。
 でも、それではジッタに関して“理屈から考えるチューニング”はできませんよね。いえ、たとえ考えたリクツが正しくなくてもいいんです。何の仮説もなくカット&トライするにはPC-Audioってパラメータ多すぎるので…

・ジッタを語るべき信号は何か
 まずはこれ。
 え~、ズバリ、DACチップの基準クロックである「マスタークロック=MCLK」のみだと理解しています。
 MCLKがDA変換の時間軸上の精度を支配しているからです。ていうか、最近のDACチップは「サンプリング定理再理解」でも記した通り立派な“デジタルプロセッサ”であり、MCLKはその駆動クロックです。データの0/1を確定させてレジスタに取り込んだり読み出したりするのはMCLKのエッジをトリガにして行われますので、たとえデータ信号に時間軸上の揺れがあったとしても原則無関係(*)です(もちろん0/1が崩れるほど酷いのは論外です)。
 なんと言っても、ΔΣ型DACチップにおけるデジタル最終段階(アナログ化直前)ストリームの波形もこれに支配されますので。

*:「メモリやレジスタに書き込んだりするデータ転送」と「ゲートICでバッファリングしたりする場合」が混ざってる例が散見される気がするのですが、0と1を分ける閾値=スレッシュ値は、データ転送においてはMCLKのエッジトリガの時点でしか意味を持ちません。転送されるべき信号の波形がどんなに鈍っていても揺れていても、MCLKでラッチする時点でHighスレッシュを超えていれば1ですしLowスレッシュを下回っていれば0ですから、当該信号の波形は無関係になるということです(いわゆるジッタとしては、です)。
 一方、サイン波みたいに鈍った波形をバッファリングして矩形波にするとHighとLowの比率が50:50じゃない波形になっちゃいますが、結局MCLKのトリガ時点で0か1が確定していればデータ転送としては問題なく、対象波形の乱れはジッタとして記憶されることもありません(できません)。レジスタへの書き込み動作であれば読み出される時のマスターはMCLKですから、そのジッタはMCLKにのみ依存することになります。


 その意味で、以下のようなパラメータは本来の意味でのジッタではない、と考えています。

・ワウフラッタのようなもの。「パーセント」スケールで語られる、ピッチの揺れ
 そのまんま再生速度の揺らぎとして認知されるものですね。シンプルです。
 メカ機構を持たず水晶発振精度でデータを処理するデジタルオーディオにおいては原則無関係と言っていいと思っています。
 「発振周波数の長周期ジッタ」という可能性もあるような気もしますがとりあえず無視です(笑)。

・何らかの原因による各種信号波形の揺れ(MCLK除く)
 オーディオシステムの中の信号は山ほどありますから、例えばCD-Rのビット長のバラツキが原因で発生したジッタの影響が及ぶ“可能性”は際限ありません。ので、ここではDACチップに直接影響を与えるI2Sに限定して考えてみます。
 I2SのDATAやLRCLKは、上述の通りDACチップにとって時間制御の意味は持ちません。例えばDATA信号波形に何らかの揺らぎ(*)があったとしても、それは立ち上がりや立ち下がりエッジのタイミングズレや形の違いによるアナログ的な後段への影響の変化(突入電流が発生するタイミングが変化することでGNDが振られるタイミングが変化するとか?)にしかなりえません。
 つまり影響があるとしても「サンプルの時間軸的なものではない」と言うことです。

*:データ転送クロック周期クラスのミクロさでぷるぷる変化して初めて時間軸変動になります。もし波形が理想矩形波からかなり変形していてノイジーだとしても、その“変形具合が安定”しているならジッタ的なものではなくノイズの範疇になるでしょう。

・MCLKはいかに作られるか
 普通は水晶振動子が作ります。ロジックレベルの矩形波を出力するようにモジュール化したものが水晶発振器です。
 DACチップはサンプリング周波数の256倍か512倍のMCLKで動作させることが一般的だと思います。
 512倍の場合、44.1kHz系なら22.5792MHz、48kHz系なら24.576MHzです(*)。

 この出力をダイレクトにDACチップに投入するのがジッタが一番少ないであろうことは想像できると思います。
 しかし、現実にはDACチップに原発振をそのまま使うにはちょっと“工夫(注意)”が必要になるのですよね。
 デジタルオーディオの機器間I/Fは、もともとはTxとRxのデータレートを一致させる概念がなかったからです。

*:2種類のMCLKが必要なワケですが、音質に拘る機器ではPLLを使わず発振器を2個搭載して対応していると思います。逆説になりますが、そういう機器がありそれをウリにしているということからしても、音質には「PLLより原発振」なのだと言えそうです。
 本稿は、原発振を使うシステムの場合は2個の発振器で2系統の原発振に対応している前提で記します。


■ジッタはなぜ発生するか:機器間I/Fと原発振とPLL

・転送されないMCLK
 CDプレーヤからアナログ出力するのとは異なり、PC-Audioでは普通「トランスポートとDACユニット」「その間にDDCユニット」を挟んだりしてシステムを組みますよね。
 Tx側は当然Tx側の内蔵クロックでデータ出力制御を行っています。Rx側もクロックは必要です。けれど、生MCLK(256fsや512fs)を転送するオーディオI/Fは原則存在しません。

 もし、TxもRxも原発振を使っていたらどうなるでしょう。
 水晶(クォーツ)は大変高い発振精度を持ちますが、それでも別個体の発振精度は微妙に異なります。物理物質であるゆえのバラツキです(短周期に動的変化するものではありません。メカ部品の寸法誤差のようなものです)。経年変化や温度による影響も避けられません。
 これがppmで示される発振器のスペックの意味です。ですので、±20ppmの同型式発振器を使ったとしても、Tx側が+20ppm、Rx側が-20ppmの個体かも知れません(*)。つまりデータレートが最大40ppm異なるということです。
 ちなみに冒頭に記した通りppmはジッタそのものではありません(ジッタ性能を示す単位としては用いられない。詳細後述)。

*:仕様が「20MHz±20ppm」の製品なら、低い方に最大にバラついた個体は19.99996MHz、高い方は20.00004MHzですがどちらも良品です。

 データレートが違うとどうなるでしょう?
 Tx側が速ければRx側で受け損なってサンプルが欠損します。
 Tx側が遅ければサンプル不足になり同じサンプルを繰り返して使ったりすることになるでしょう。
 これでは困りますよね。

 でも、実際にサンプル過不足の可能性があるのでしょうか?
 例えばCDフォーマットで3分の曲があったとすると、総サンプル数は44100x60x3=7938000です。この再生が終わるまでに1サンプル分の差が発生しないようにするには、Tx側とRx側の発振精度差は7938000±1以下であればよいハズです。これはppm値にすると0.126ppmです。 
 通常の水晶の発振精度は±20ppm程度です。3分で区切れるワケでもありませんから、個別の非同期発振でサンプル過不足発生を防ぐことは事実上できないということです。

 そのため、オーディオにおける機器間I/FではRx側がTx側のデータレートに同期するのが基本になっています。
 Rx側は、Tx側のMCLKに同期したMCLKを改めて生成するのです。

 周波数を可変するのですから、生成にはPLLが使われます。
 PLL自体は悪者ではありませんが、ジッタ性能はどうしたって原発振よりは劣るでしょう(だって周波数を可変できちゃうんですから)。もちろん同期する対象のジッタレベルにも影響されます。特にS/PDIFの場合、MCLK(20MHz級)よりはるかに遅いレートのシリアル通信から“クロックアップ”PLLするため、どうしてもジッタは大きくなるようです。
 EDN Japan(*)によると、通常の水晶のジッタは20~30ps程度ですが、S/PDIFデコーダPLLの実力値は200ps程度とのこと。S/PDIFのPLLジッタは原発振とケタが違うようですね。

*:http://ednjapan.com/edn/articles/1208/24/news015.html

 つまり、同期MCLKを生成するPLL機能の性能・精度・動作の健全さがジッタ性能のキモになるということです。

 DAC(DDC)ユニット側が自身の持つ原発振をそのまま使えた方がPLLよりジッタ性能には有利なハズです。しかし、なんということか普通はそれが出来ないといことです。それを可能にするには、Tx側からRx側に“足りないからもっと”“余ったから待て”というフィードバック制御(マクロなデータレートを一致させる)する必要があります(独自I/FでMCLKをI/Fする場合やSRCを入れる場合を除く)。
 具体的には、フレームやパケットという転送単位の中にパッキングするサンプル数を可変させる制御です。

 この事情につき、各I/F種類とDACブロックとMCLKの関係を以下に図示してみました。
 3種類のMCLK発振パターンがあることが解ると思います。HDMIはこの図ではUSBの仲間とみなせるでしょう。

DACブロックとMCLK改

*あくまでも概念図です(たとえばΔΣストリームを1bitとしている点など)。
*USBレシーバのMCLK入力はアシンクロナスモードを意味しています(PLLは使わない)。
*OSDFはOverSamplingDigitalFilterを勝手に略したものです。


■PLLを使わざるを得ないI/F

 上図について簡単に説明します。以下はフィードバック制御がなくPLLで同期MCLKを生成せざるを得ないI/Fです。

・USB:アダプティブなどアシンクロナス以外のモード
 「足りない」「余った」のやりとりはできないので、Tx側のデータレートにRx側が合わせるしかありません。
 詳細はppmとPLLについての記事にて。

・S/PDIF
 プリアンブルからMCLKをPLL生成するようです。プリアンブルは1chごとに入っていますので、ステレオならサンプリング周波数の2倍の周期でしょうか。
 1本しかなくてかつ一方通行ですからフィードバック制御できるハズはありません。

・HDMI
 一応不可です。規格上は出来るハズですけれど実装されていません(H.A.T.SやPQLSやDENON LINKなどは独自仕様(*))。
 ただ、HDMIってTx側のクロックを独立した信号線で転送する珍しいI/Fなんですね。しかもMHz級の高クロックです。
 Rx側でPLLリクロックし再生成する点は変わりませんが、S/PDIFに比べるとエンベデッドクロックじゃない分再生されたオーディオ用クロックの純度は高いかも知れません。また、「MCLKより高い周波数から“クロックダウン”PLLする」というのも有利かも。

*:http://av.watch.impress.co.jp/docs/series/avt/20090331_80213.html

・ちなみにI2S:Txマスターモード(本来は機器内I/Fなので“一応”ですが)
 I2Sとは、本来「DATA」「LRCLK」「BCLK」の3線シリアルで構成される“機器内I/F”です。
 DSPやDACチップ間のデータ転送に用いられます。同じ機器の中にありますから同じMCLKで動くのが前提であり、「3線」の中にMCLKは普通含まれません。
 さて、TxマスターモードではDATAだけでなくLRCLK,BCLKがTx側から転送されます。機器間I/Fに使った場合、Rx側のMCLKはPLL生成することになります。
 繰り返しますが、本来は「機器内I/F」ですから、一般的・汎用的ではないと思います。ゆえにMCLKも送りつける独自仕様もあり得ますけれど、例えそうでも、そのMCLKは原発振じゃないとあんまり嬉しくないですよね。

 iLINK(IEEE1394)もフィードバック制御可能でしたがもういいでしょう。


■原発振を使えるI/F

 以下は、フィードバック制御がありRxがTxと非同期に動ける(Rx側が原発振を使える)ケースです。
 以下2種が存在すると思います(汎用的な規格として)。

・USB:アシンクロナスモード
 詳細はアシンクロナスモードについて考えた記事をご参照ください。

・ネットワーク…と言うかソースデータを自分のタイミングで取得できる単体機器
 オーディオI/Fじゃないですけど(笑)。
 そもそもネットワークは非同期ですもんね。ていうか他にもSATA-I/Fなど“PC用I/F”は原則非同期です。「足りないからもっと」って制御はありませんから、正確には上述している「フィードバック制御」とは違いますね(もともと充分に速いので必要になったら転送すればOK。もし何らかの理由で転送が間に合わなければサンプル欠損)。
 ただし、「単体機器ではなくネットワークでデータ取ってきて別I/FでDAC(DDC)ユニットに転送する」場合は、その機器間I/Fの方が支配的になるでしょう。

・ちなみにI2S:Txスレーブモード(本来は機器内I/Fなので“一応”ですが)
 これはフィードバック制御ではありません。概念的にはRx側のMCLK(実際にはLRCLKとBCLK)をTx側に送ってTx側を動かすモードです。「Rxマスターモード」と言った方がイメージしやすいかも。当然サンプル過不足は発生しません。


 「PLLがキモ」の前提条件として、これらの場合は除きます。設計に依りますので“一応”ですが。

 なお、ネットワークプレーヤに限らずHDD内蔵プレーヤ(ストレージは外付けでも可)など「単体機器」なら、音源からDACチップまで管轄下ですから“DACクロックマスター”で動けます。USBメモリからの再生なども含まれるでしょう。例えばCDプレーヤだってそれは可能です(*)。

*:http://www.denon.jp/jp/product/pages/Product-Detail.aspx?Catid=382c2279-a153-4d3c-b8fa-81b930454f67&SubId=f8d37cce-9c7b-4dfa-8ab5-5dfab512b42a&ProductId=DCD-1650RE

 でも、敢えてウリにすることでもないような気が。こうなってないCDプレーヤってヤですよね(苦笑)。SACDだって44.1kHzの整数倍なんですし(したんですし、かな?)。
 でも、以下に記すEVM-1702の資料などを見ると、実は、結構最近までDAC部ではなくディスク読み取り制御部の方がマスターだったのかも知れません。

・同期を諦めたS/PDIF
 これは例外ですが、意外なことに、外部クロックモードでS/PDIF受信している時、Rx側とクロックシンクしていなくても外部クロックで動作するDACユニットもあるようです。ていうか、Tx側にも同じ外部クロックが投入されているかどうかはRx側(DACユニット側)には判りようがありませんからどうしてもそうなっちゃうのかも知れませんが。
 某メーカに電話で質問してみたのですが、「当然想定仕様外でありケースバイケースだが、サンプル過不足が発生しながら再生できてしまうかも」とのことでした。
 この「サンプル過不足をを顧みず強制的に非同期にする」モードの場合はPLLは使われません。

 余談ですが、どうもESS社製DACチップはこの発想のような気がします。「勝手に非同期にして多少過不足が発生しても、どうせその後段のオーバーサンプリングでインターポレーションするんだから、そこで帳尻合わせればいいぢゃん」という仕組みのような?
 サンプルの過不足は絶対ダメという呪縛から解き放たれた発想ですね。確かにその方が現実的音質はよさそうな気がします。


 以上が「機器間I/FによるMCLKの作り方によるジッタ発生事情」です。
 「Rx側で原発振が使えるか」「原発振が使えないならPLL動作の安定度は」という点で、機器間I/Fによって明確な有利不利があることが解ると思います。


■ジッタはなぜ音質に影響するか:アパーチャ誤差

 さて、

・時間軸上の問題としてのジッタを語るべきはDACチップ制御用MCLKのみ
・MCLKはいくつかの作り方があり、ジッタ性能にはそれによる有利不利がある

ことは判明したかと思います。

 ですが、それ以前に、ジッタはなぜ音質に悪影響を及ぼすのでしょう?

 調べていると100psとか2psといった数字を目にしますが、「ジッタの音質への影響」として説明されている理屈は原則「アパーチャ誤差(エラー)」だけのようです。ジッタは時間軸上の揺れですが、ピッチやテンポといった要素ではなく「ダイナミックレンジを削る」影響を与えるというものです。
 本件につき、私なりに理解した内容を以下に記してみます。

 先に行ったサンプリング定理の考察から、デジタルオーディオの基本波形はサイン波ですので、サイン関数における振幅=ダイナミックレンジを確保するためのジッタ=時間量を計算すればよいようです。
 以下図示します。
 見やすくするため、ビット深度3bit=8段階の場合としました。
 n はビット深度、f は信号周波数、A は振幅のピークトゥピークです。

ジッタ計算グラフ

 さて、この図は

「1bit分のダイナミックレンジは、誤差がその半分以下のレンジ(Y軸)の場合に確保されたと考える。そのために許される時間誤差(X軸)が許容ジッタである」

ことを示しています。一番急峻な変化するのはゼロクロス点ですよね。ここが一番厳しいハズです。
 つまり、Y軸の値(1bitの電圧の半分の値)からX軸の値(ゼロクロスからのズレ=ジッタ)を求めればよいワケです。
 そのためのサイン関数を導出するとこんなカンジになります。

ジッタ計算式

 あとは変数としている fと nに値を入れるだけです。
 πとか出てくるので難しそうに思いますが、考え方は大変シンプルだったんですね。

 信号周波数やビット深度が大きくなると許容ジッタ値は小さくなることが判ると思います。
 また、上記では煩雑さを避けるため振幅方向のパラメータを消してしまいましたが、振幅値が大きくなるほど厳しくなることもイメージできると思います。

 ですので、CD規格で一番厳しいのは f=22050Hz、n=16、振幅最大の時です。計算すると約110psとなります。
 BB(現TI)社製DACチップ「PCM1702の開発ボード「EVM-1702」資料(*)P.5にアパーチャ誤差としてのジッタについて記載があり、上記計算式が載っています。結果は「16bit、信号周波数20kHzで119.4[ps]」となっています。16bit精度を0.0015%として計算したようです。

*:http://www.tij.co.jp/jp/lit/an/jaja001/jaja001.pdf


■ジッタはなぜ音質に影響するか:現実的事情

 以下、間違ってる可能性も高いですがとりあえず個人的メモとして。

・実際の影響は
 アパーチャ誤差のリクツは「最大振幅をとる最大周波数」の場合ということに注意が必要でしょう(オーディオ用DACだけのリクツではない)。CDで言えば「22.05kHzで16bit使い切る」場合ですが、普通の音楽にはそのような周波数成分は存在しないですよね。22.05kHz付近にある周波数成分は楽器や肉声の倍音ですから最大振幅は取り得ないためです。

 ですので、現実的にアパーチャ誤差として許容される値はもっと大きいと考えていいでしょう。
 仮に-6dBまで確保できればよいとしても2倍=220psになります。上に引用したEDN Japanによると「通常の水晶のジッタは20~30ps程度、S/PDIFデコーダPLLの実力値は200ps程度であり、“現実的な”DACチップの性能からしてほぼ充分な値」とのことですが、ですのでこれは頷けます。

・実際の性能は
 ところで、実際の水晶発振器のジッタスペックはどのくらいなのでしょう? 大真空やNDKなどでは発見できなかったのですが、富士コム社(*)というメーカがズバリ記載してました。
 おそらく一番一般的と思われる品種でも30psのようです。

*:http://www.fujicom.jp/FCO-200.pdf

 また、東京情報大学研究論という資料の測定結果(*)を見てもジッタ値のスケール感はおおよそニアリーみたいです。

*:http://www.iic.tuis.ac.jp/edoc/journal/ron/r7-2-8/r7-2-8.pdf

 余談ですが、この結果の中でDVDプレーヤの成績が悪いのは、PLL使ってるからではないかと思っています。

 以上、CDフォーマット級ならフツーの水晶発振器の原発振でまず問題にならないと思われます。

 15/03/29追記:LINNが、新製品でクロックジッタを低減したそうです(*)。
 KlimaxDSで10.34ps→5.67ps、AkurateDSで11.66ps→6.58psといった改善だそうな。数百万円級の機器の性能はそういうレベルであるという情報になりますね。原因と対策の凄さについてはさておき(笑)。
 「やっぱppmじゃないぢゃん」という事例にもなるかな。

*:http://av.watch.impress.co.jp/docs/news/20150327_695016.html
  http://www.phileweb.com/news/audio/201503/27/15706.html

・ハイレゾだとどうなるか
 2496で計算すると0.2psになってしまいます。エライコッチャです。やっぱりハイレゾだとフツーの水晶では大問題になるのでしょうか?
 ここで、DACチップを中心としたシステムの現実的性能を加味してみます。
 アナログ的なS/N比は良くても110~120dB程度ですから、これを達成するにはざっくり20bit確保できればよいでしょう。
 また、振幅値としても最大信号周波数48kHz付近の倍音成分はCD規格よりさらに高次のものになりますから、最大の1/8程度を想定すればまず充分ではないかと。
 その条件ならは約25ps程度となり、一気に現実的になってきます。

 余談ですが、実はダイナミックレンジ、24bitあっても無駄なんじゃないかと密かに思ってたり(笑)。
 16bitでは不足ですけれど20bit(120dB)程度で必要充分なのではないでしょうか。144dBを活かせるコンスーマ機器のアナログ回路って事実上ないと思いますし。
 なのに16bitの次が20bitではなく24bitなのは、演算誤差を許容するためと、“デジタルシステム(コンピュータ)だから”という事情で決まっているのでは。

・アパーチャ誤差(だけ)が音質悪化のリクツなのか
 以上、「アパーチャ誤差としてのジッタ」について見てきました。
 が、これはオーディオDAC技術として“最初っから認識されている”ものでしょう。であれば、少なくともマトモなオーディオ機器なら最初から必要充分なジッタ性能のMCLKが使われているハズです。それが上記EDN Japan記事の内容だと思います(ユーザの間でオーディオの音質として意識されるようになったは最近かも知れませんが)。
 また、たとえハイレゾレベルであっても、上述した通り現実的な問題があるとはあまり思えません(PLLだと厳しそうですが)。

 でも、実際にはCDで200ps、ハイレゾ(2496)で30psではナントナク不十分な気がしますよね。
 それって何故なのでしょう?
 ジッタの音質への影響のリクツとしては、「アパーチャ誤差」以外寡聞にして知らないですし…

 ひとつ気になるのは、アパーチャ誤差のリクツは原則「マルチビット型DAC」のものであるということです。
 現実には現在のDACチップはΔΣ型です。ざっくり言うと振幅軸をシンプルにする代わり時間軸方向を細かくして情報量を稼ぐ方式です。
 なんだか、ΔΣ方式におけるジッタの影響は「アパーチャ誤差」では語りきれないのではと思えます。
 と言ってもこれ以上はサッパリ解りませんけれど(苦笑)。
 が、例えば「2.8MHzの1bitは44.1kHz/16bitの64倍の精度が求められる」と仮定すると、確かに数psオーダーの精度が必要になることになります。

 そのあたりかな? と思う程度で今はよしとしています。

 15/06/21追記:MAXIM社のページ(*)によると、多くのDACのアナログ化(LPF)で用いられているスイッチト・キャパシタ方式は、高速スイッチングで成立している(LPF特性をスイッチング周波数で可変できる)ようです。ここにジッタの影響が出るようです。

http://www.maximintegrated.com/jp/app-notes/index.mvp/id/3494


■参考資料

・ジッタ解説
http://techon.nikkeibp.co.jp/article/LECTURE/20120319/209455/?rt=nocnt
http://www.altima.jp/column/fpga_edison/clk_accuracy.html
http://www.ndk.com/jp/ad/2013/001/
http://www5.epsondevice.com/ja/quartz/library/tech_note/techl_notes__2013_04jitter.pdf

・PLL解説
file:///C:/Users/p000283634/Downloads/DP30231preview15.pdf
http://gate.ruru.ne.jp/rfdn/TechNote/BasePllTech.asp
http://www.cqpub.co.jp/hanbai/books/33/33451/33451.pdf

・デジタルPLL解説
http://ja.wikipedia.org/wiki/ADPLL

・RATOC社製品に載っているルビジウムモジュールのスペック
http://www.toyo.co.jp/file/lcr_spec_2.pdf

・ESS社DACの技術解説「DAIのジッタ量とTHDの関係」
http://www.teddigital.com/ES9008B_tech.htm

・TI社のΔΣADC資料
 オーディオ用ではなく16bitで4.9MHzまでサンプルできるチップ。P.14にジッタ許容値があり、100kHzの-1dBで65psだそうな。1MHzだと6.5psなので周波数に反比例している
http://www.tij.co.jp/jp/lit/ds/symlink/ads1610.pdf


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